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laotui 发表于 2015-5-19 17:28 +1还可以理解，不知道为什么加2
黑皮男 发表于 2015-5-19 17:40 已明白，至少需要一个2分频，保证当用HCLK做时钟源时频率不会超
laotui 发表于 2015-5-19 17:41 原来如此谢谢告知
dsjsjf 发表于 2015-5-19 23:23 原来如此
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已明白，至少需要一个2分频，保证当用HCLK做时钟源时频率不会超
原来如此谢谢告知
今天又看了下资料，其实不是这样，而是因为SDIO 需要两个时钟，一个是SDIO adapter clock (SDIOCLK = HCLK)，另一个是AHB bus clock (HCLK/2)
今天又看了下资料，其实不是这样，而是因为SDIO 需要两个时钟，一个是SDIO adapter clock (SDIOCLK = HCLK)，另一个是AHB bus clock (HCLK/2)
今天又看了下资料，其实不是这样，而是因为SDIO 需要两个时钟，一个是SDIO adapter clock (SDIOCLK = HCLK)，另一个是AHB bus clock (HCLK/2)