stm32尽管所有的gpio都可以设置为外部中断的功能，但是不能把所有的gpio同时设置为外部中断。例如不能把PA0和PB0同时设置为外部中断，因为PA0和PB0共用一个中断线，MCU只把最后完成初始化的管脚设置为外部中断。

如果代码编写者明确知道PA0和PB0不会同时触发，并且触发有相互依赖关系，可以通过分时设置PA0和PB0的外部中断功能。但是在大多数情况下，外部中断的触发都是随机的，那么在设计原理图的时候就要考虑到这种情况，把用到的外部中断管脚设置到后缀不同的管脚上，如PA0,PA1,PB3,PC8,....PD12,PF16，在一个工程中最多能使用16个外部中断，并且每个管脚的后缀不同。


如果设计电路板没有考虑到这种情况，则需要根据实际情况把触发频繁的设置为外部中断，不频繁的通过检测管脚电平变化来判断是否有触发。


检测管脚电平变化的一种方法：
设计一个周期1ms的定时器，在定时器中断服务函数中通过判断管脚电平，来捕获上升沿和下降沿。

1. <span style="background-color: white;">//捕获下降沿
   
2. void timer_isr(void)//定时器1ms的中断服务子函数
   
3. {
   
4. if(READ_PIN)
   
5. {
   
6.   state = waitting_falling_edge；
   
7. }
   
8. else
   
9. {
   
10. if(state == waitting_falling_edge)
    
11. {
    
12. falling_trigger = 1;//捕获下降沿
    
13. state = falling_edge_detected;
    
14. }
    
15. }
    
16. }
    
17. //捕获上升沿
    
18. void timer_isr(void)//定时器1ms的中断服务子函数
    
19. {
    
20. if(！READ_PIN)
    
21. {
    
22.   state = waitting_rising_edge；
    
23. }
    
24. else
    
25. {
    
26. if(state == waitting_rising_edge)
    
27. {
    
28. rising_trigger = 1;//捕获上升沿
    
29. state = rising_edge_detected;
    
30. }
    
31. }
    
32. }
    
33. 
    
34. 类比FPGA的捕获上升沿、下降沿代码（verilog语言）
    
35. //捕捉上升沿
    
36. module capture_rising(iclock, ireset, isignal, orising);
    
37. input iclock;
    
38. input ireset;
    
39. input isignal;
    
40. output orising;
    
41. reg isignal_temp0;
    
42. reg isignal_temp1;
    
43. always @(posedge iclock or negedge ireset)
    
44. begin
    
45. if(!ireset)
    
46. begin
    
47. isignal_temp0 <= 1'b0;
    
48. isignal_temp1 <= 1'b0;
    
49. end
    
50. else
    
51. begin
    
52. isignal_temp0 <= isignal;
    
53. isignal_temp1 <= isignal_temp0;
    
54. end
    
55. end
    
56. 
    
57. assign orising = ~isignal_temp1 & isignal_temp0;
    
58. endmodule
    
59. 
    
60. //捕捉下降沿
    
61. module capture_falling(iclock, ireset, isignal, ofalling);
    
62. input iclock;
    
63. input ireset;
    
64. input isignal;
    
65. output ofalling;
    
66. reg isignal_temp0;
    
67. reg isignal_temp1;
    
68. always @(posedge iclock or negedge ireset)
    
69. begin
    
70. if(!ireset)
    
71. begin
    
72. isignal_temp0 <= 1'b0;
    
73. isignal_temp1 <= 1'b0;
    
74. end
    
75. else
    
76. begin
    
77. isignal_temp0 <= isignal;
    
78. isignal_temp1 <= isignal_temp0;
    
79. end
    
80. end
    
81. 
    
82. assign ofalling = isignal_temp1 & ~isignal_temp0;
    
83. endmodule</span>

复制代码

虽然代码不同，但是思路是一样的：寄存上一周期的状态，并与当前状态相结合进行判断。
stm32的1ms定时器（即每1ms执行一次定时器中断服务子函数）相当于fpga的1个时钟100ns（iclock-10mhz）,检测速度相差1万倍。

节前看的最后一个帖子   看完下班