请教一个问题：
一块PCB上同时布置了两块芯片：STM32F103ZET6和EPM570T144C5。
它们之间的引脚连接大概为地址线A0~A15,数据线D0~D15,（16位的？）剩下的是一些读写控制线：INT1~INT5；MPUCLK；FSMC_CLK;FSMC_NOE；FSMC_NWE;FSMC_NWAIT;FSMC_NADV;FSMC_NBL0;FSMC_NBL1;FSMC_NE1~FSMC_FSMC_NE4;FSMC_INT2;RESETn……
这种连接方式该怎么编程实现呢？CPLD作为寄存器将数据传送给STM32，CPLD先给STM32一个中断信号，然后STM32读取CPLD的数据……
有人做过类似的东西吗？

没有做过这种直接传数据的。
只是个参考：
地址线和数据线分别对应到CPLD的引脚上，数据先放在CPLD的寄存器里面，寄存器有个地址，应该和STM32要读取的地址一致，STM只要输出这个地址，CPLD就会把该地址的数据传输给STM32。
CPLD上的引脚D0-D15定义为输出，A0-A15定义为输入

回复第 2 楼 于2014-05-22 16:45:30发表:
没有做过这种直接传数据的。
只是个参考：
地址线和数据线分别对应到CPLD的引脚上，数据先放在CPLD的寄存器里面，寄存器有个地址，应该和STM32要读取的地址一致，STM只要输出这个地址，CPLD就会把该地址的数据传输给STM32。
CPLD上的引脚D0-D15定义为输出，A0-A15定义为输入
 
 
谢谢！！！现在已经连接好硬件电路。程序基本写完了。但是还是没有调试通。。。其中最基本的FSMC_CLK都没有时钟信号。。。晕了。。。
 

CPLD，只要把时钟和JTAG连对了就ＯＫ了。ＣＰＬＤ可以连接ＳＴＭ３２的ＳＰＩ总线，速度也够，也不占什么资源。ＦＳＭＣ的片选有限，尽量ＳＲＡＭ和ＦＬＡＳＨ使用。
 CPLD一般为译码，作为中断寄存器解决CPU中断寄存器不够等问题，主要是逻辑变换和时序转换功能。一般与DSP类外设很少内核强大的主芯片配合使用。ＦＰＧＡ作为处理倒是ＳＴＭ３２的绝配。