内部闪存等待周期对实际性能的影响

wxy_stmcu

注意到数据手册有这样的描述：闪存存储器的访问时间……“0~24MHz时为0个等待周期，24~48MHz时为1个等待周期，超过48MHz时为2个等待周期”，意思是不是说STM32F系列的存储器，在工作频率较高时是无法全速运行的？插入等待周期后，对性能有多大的影响呢？

安

半周期：用于功耗优化。
注： 1. 这些选项应与闪存存储器的访问时间一起使用。等待周期体现了系统时钟(SYSCLK)频率与闪存访问时间的关系： 0等待周期，当 0 < SYSCLK < 24MHz 1等待周期，当 24MHz < SYSCLK ≤ 48MHz 2等待周期，当 48MHz < SYSCLK ≤ 72MHz
2 . 半周期配置不能与使用了预分频器的AHB一起使用，时钟系统应该等于HCLK时钟。该特性只能用在时钟频率为8MHz或低于8MHz时，可以直接使用的内部RC振荡器(HSI)，或者是主振荡器(HSE)，但不能用PLL。
3. 当AHB预分频系数不为1时，必须置预取缓冲区处于开启状态。
4. 只有在系统时钟(SYSCLK)小于24MHz并且没有打开AHB的预分频器(即HCLK必须等于SYSHCLK)时，才能执行预取缓冲器的打开和关闭操作。一般而言，在初始化过程中执行预取缓冲器的打开和关闭操作，这时微控制器的时钟由8MHz的内部RC振荡器(HSI)提供。
5. 使用DMA：DMA在DCode总线上访问闪存存储器，它的优先级比ICode上的取指高。DMA在每次传送完成后具有一个空余的周期。有些指令可以和DMA传输一起执行。

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看了有些大侠的文字，他们认为stm32F系列的最大MIPS＝72M×1.25，但是请注意这句话“在存储器的0等待周期访问时可达1.25DMips/MHz”，而这类型的MCU是否在72M频率下能达到0等待周期访问呢？