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【分享】硬件面试题目-基础知识 C语言面试题目
下面是一些基本的数字电路知识问题，请简要回答之。
a) 什么是Setup 和Holdup时间？ Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
b) 什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
c) 请画出用D触发器实现2倍分频的逻辑电路？
d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。 由于不用OC门可能使灌电流过大，而烧坏逻辑门。
e) 什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 单端逻辑信号，TTL、CMOS、LVTTL、LVCMOS、pCI；
单端差分逻辑信号（伪差分信号），单端SSTL、单端HSTL；
差分逻辑信号三大类，LVDS、SSTL、ECL、pECL。
2、可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？ FpGA和CpLD
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 VHDL描述： library IEEE;
use IEEE.Std_logic_1164.all;
entityD8 is
port( D : in std_logic_vector(7 downto 0);
Q : out std_logic_vector(7 downto 0);
CLRBAR, CLK : in std_logic);
end D8; architecture VER1 ofD8 is
begin
Q <= (others => \0\) when (CLRBAR = \0\) else D when rising_edge(CLK) else unaffected;
end VER1;
3、设想你将设计完成一个电子电路方案。请简述用EDA软件（如pROTEL）进行设计（包
括原理图和pCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1，用逻辑们和cmos电路实现ab+cd
2. 用一个二选一mux和一个inv实现异或
3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。
4. 如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
5. 用verilog/vhdl写一个fifo控制器 library IEEE;
use IEEE.Std_logic_1164.all; entity FIFOMXN is
generic(m, n : positive := 8); --m is fifo depth, n is fifo width
port(RESET, WRREQ, RDREQ, CLOCK : in Std_logic;
DATAIN : in Std_logic_vector((n-1) downto 0);
DATAOUT : out Std_logic_vector((n-1) downto 0);
FULL, EMpTY : inout Std_logic);
end FIFOMXN; architecture V2 of FIFOMXN is type Fifo_array is array(0 to (m-1)) of Bit_vector((n-1) downto 0);
signal Fifo_memory : Fifo_array;
signal Wraddr, Rdaddr, Offset : Natural range 0 to (m-1);
signal Rdpulse, Wrpulse, Q1, Q2, Q3, Q4 : Std_logic;
signal Databuffer : Bit_vector((n-1) downto 0); begin --pulse synchronisers for WRREQ and RDREQ
--modified for Synplify to a process sync_ffs : process
begin
wait until rising_edge(CLOCK);
Q1 <= WRREQ;
Q2 <= Q1;
Q3 <= RDREQ;
Q4 <= Q3;
end process; --concurrent logic to generate pulses Wrpulse <= Q2 and not(Q1);
Rdpulse <= Q4 and not(Q3);
Fifo_read : process
begin
wait until rising_edge(CLOCK);
if RESET = \1\ then
Rdaddr <= 0;
Databuffer <= (others => \0\);
elsif (Rdpulse = \1\ and EMpTY = \0\) then
Databuffer <= Fifo_memory(Rdaddr);
Rdaddr <= (Rdaddr + 1) mod m;
end if;
end process;
Fifo_write : process
begin
wait until rising_edge(CLOCK);
if RESET = \1\ then
Wraddr <= 0;
elsif (Wrpulse = \1\ and FULL = \0\) then
Fifo_memory(Wraddr) <= To_Bitvector(DATAIN);
Wraddr <= (Wraddr + 1) mod m;
end if;
end process;
Offset <= (Wraddr - Rdaddr) when (Wraddr > Rdaddr)
else (m - (Rdaddr - Wraddr)) when (Rdaddr > Wraddr)
else 0; EMpTY <= \1when (Offset = 0) else \0\;
FULL <= \1\ when (Offset = (m-1)) else \0\; DATAOUT <= To_Stdlogicvector(Databuffer) when RDREQ = \0\
else (others => \Z\); end V2;
6. 用verilog/vddl检测stream中的特定字符串
信威dsp软件面试题
1)DSp和通用处理器在结构上有什么不同，请简要画出你熟悉
的一种DSp结构图
2)说说定点DSp和浮点DSp的定义（或者说出他们的区别）
3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。
用Q15表示出0.5和－0.5
扬智电子笔试
第一题：用mos管搭出一个二输入与非门。
第二题：集成电路前段设计流程，写出相关的工具。
第三题：名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
第四题：unix 命令cp -r, rm,uname
第五题：用波形表示D触发器的功能
第六题：写异步D触发器的VHDL library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity DFF_ASY is
port (
CLOCK : in std_logic ;--clock
RESET : in std_logic ;--reset
DFF_IN : in std_logic ;--data in
DFF_OUT : out std_logic --data out
);
end DFF_ASY;
architecture RTL of DFF_ASY is
signal REG_DFF_OUT : std_logic ; -- internal signals
begin
process (CLOCK,RESET) begin
if (RESET = \1\) then -- asynchronous reset
REG_DFF_OUT <= \0\;
elsif (CLOCK\event and CLOCK = \1\) then
REG_DFF_OUT <= DFF_IN ;
end if;
end process;
DFF_OUT <= REG_DFF_OUT ;
end RTL;
第七题：What is pC Chipset?
第八题：用传输门和倒向器搭一个边沿触发器
第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。
华为面题(硬件)
1.用与非门等设计全加法器
2.给出两个门电路让你分析异同
3.名词:sram,ssram,sdram
4.信号与系统:在时域与频域关系
5.信号与系统:和4题差不多
6.晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期)
7.串行通信与同步通信异同,特点,比较
8.RS232c高电平脉冲对应的TTL逻辑是?
RS232标准电平采用负逻辑，规定+3 V～+15 V的任意电平为逻辑“0”电平，-3 V～-15 V的任意电平为逻辑“1”电平。
9.延时问题,判错
10.史密斯特电路,求回差电压
11.VCO是什么,有什么参数？ VCO即压控振荡器，VCO的性能指标主要包括:频率调谐范围，输出功率，(长期及短期)频率稳定度，相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。
12.问什么是状态图
13. 什么耐奎斯特定律,怎么由模拟信号转为数字信号
14. 用D触发器做个4进制的计数
新太硬件面题
（1）d触发器和d锁存器的区别
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，即当锁存器处于使能状态时，输出才会随着数据输入发生变化。触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。
（2）有源滤波器和无源滤波器的原理及区别
（3）sram，falsh memory，及dram的区别？
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电子）
2、平板电容公式(C=εS/4πkd)。（未知）
3、最基本的如三极管曲线特性。（未知）
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）
8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知）
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。(Infineon笔试试题)
15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<
16、有源滤波器和无源滤波器的原理及区别（新太硬件）
17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。（未知）
18、选择电阻时要考虑什么？（东信笔试题） 考虑电阻的阻值大小,额定功率，精度等。
19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用p管还是N管，为什么？（仕兰微电子） N管。
20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)
21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。（仕兰微电子）
22、画电流偏置的产生电路，并解释。（凹凸）
23、史密斯特电路,求回差电压。（华为面试题）
24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) （华为面试题）
25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子） 电容三点式振荡器（考毕滋电路），电感三点式振荡器（哈特莱电路）
27、锁相环有哪几部分组成？（仕兰微电子） 锁相环通常由鉴相器（pD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）
31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）
32、微波电路的匹配电阻。（未知）
33、DAC和ADC的实现各有哪些方法？（仕兰微电子）
34、A/D电路组成、工作原理。（未知）
35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。（未知）
12、IC设计中同步复位与异步复位的区别。（南山之桥）
13、MOORE 与 MEELEY状态机的特征。（南山之桥）
14、多时域设计中,如何处理信号跨时域。（南山之桥）15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延
迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华
为）
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA
2003.11.06 上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等。（未知）
22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith p-
well process.plot its transfer curve (Vout-Vin) And also explain the
operation region of pMOS and NMOS for each segment of the transfer curve （威
盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of pMOS and NMOS and explain
26、为什么一个标准的倒相器中p管的宽长比要比N管的宽长比大？（仕兰微电子）
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔
试）
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
32、画出Y=A*B+C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）
35、利用4选1实现F(x,y,z)=xz+yz’。（未知）
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化
简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什
么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR
答案：NAND 39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）
触发器：能够存储一位信号的基本单元电路称为“触发器”； 锁存器：一位D触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个D触发器的时钟输入端口Cp连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。 寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。 373：TRI-STATE Octal D-Type Latch： 八位锁存器 374：TRI-STATEé Octal D-Type Flip-Flop：八位寄存器 55、How many flip-flop circuits are needed to divide by 16 (Intel) 16分频？
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
58、实现N位Johnson Counter,N=5。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰
微电子）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子） library IEEE;
use IEEE.std_logic_1164.all; entity adder is
port (a : in std_logic;
b : in std_logic;
cin : in std_logic;
sum : out std_logic;
cout : out std_logic);
end adder;
begin
sum <= (a xor b) xor cin;
cout <= (a and b) or (cin and a) or (cin and b);
end rtl;
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
VHDL实现 library IEEE;
use ieee.std_logic_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter is
port(clk:in std_logic;
c  ut std_logic_vector(3 downto 0));
end counter; architecture t of counter is
signal temp: std_logic_vector(3 downto 0);
begin
process(clk)
begin
if (clk=\1\) then
if (temp >="1010") then
temp<="0000";
else
temp<=temp+1;
end if;
end if;
end process;
c<=temp;
end t;
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解
的）。（威盛VIA 2003.11.06 上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计
的要求。（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）
画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计
工程中可使用的工具及设计大致过程。（未知）
73、画出可以检测10010串的状态图,并verilog实现之。（威盛）
74、用FSM实现101101的序列检测模块。（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
b： 0000000000100100000000
请画出state machine；请用RTL描述其state machine。（未知）
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x
为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微
电子）
78、sram，falsh memory，及dram的区别？（新太硬件面试）
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
－14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温
度，增大电容存储容量）（Infineon笔试）
80、please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control （威盛笔试题
circuit design-beijing-03.11.09）
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发表于 2016-7-5 17:07:28
